Com o surgimento da tecnologia de embalagem 3D, o termo "mais que Moore" surgiu para refletir que a taxa de crescimento da densidade do circuito de área excede a velocidade de dimensionamento de CI tradicional relacionada à Lei de Moore. Na conferência de automação de design realizada em Las Vegas este ano, inúmeras exibições de fornecedores apresentaram tecnologias de embalagem exclusivas. No entanto, a tecnologia de embalagem avançada também requer processos metodológicos correspondentes, incluindo todos os aspectos de design, implementação e análise (aquecimento elétrico). Tive a oportunidade de discutir com John Park, Diretor de Embalagens de Circuito Integrado e Gerenciamento de Produtos de Soluções de Plataforma Cruzada na Cadence, os requisitos de processo para essas soluções de embalagem.
Classificação: SoC, SiP e Chiplet
A tecnologia Multi Chip Module (MCM) existe há décadas e tem sido aplicada em aplicações muito específicas de computação de alto desempenho, comunicação e aeroespacial. Os recursos de engenharia para desenvolver implementações físicas são consideráveis, e o investimento em análise elétrica de sistemas de encapsulamento de chips também é considerável
Ele também disse: "Houve duas tendências que se seguiram. A expansão da tecnologia de silício da Lei de Moore introduziu a arquitetura System on Chip (SoC), integrando IPs de várias fontes. Ao mesmo tempo, as contagens de sinal e E/S de energia desses módulos também aumentaram. A introdução da tecnologia de empacotamento 2.5D, usando interconexões em interpoladores (ou substratos), permitiu que esses módulos de alta contagem de pinos fossem integrados em um Pacote de Nível de Sistema (SiP) completo, aumentando as oportunidades para SiP.". A tecnologia de empacotamento 3D usando moldes empilhados verticalmente foi lançada recentemente, o que coloca requisitos especiais no processo EDA, desde acesso limitado a pinos de teste até diferentes requisitos de modelagem térmica